跳跃进位加法器（carry skip adder），理学-计算机科学技术-计算机体系结构-计算机算术，一种由行波进位加法器和跳跃进位逻辑构成的加法器。其性能和复杂度介于先行进位加法器和行波进位加法器之间。假设两个加数为an-1an-2…a1a0,bn-1bn-2…b1b0，进位输入为cin，进位结果为cn-1cn-2…c1c0，结果为rn-1rn-2…r1r0，进位输出为cout。跳跃进位加法器包含了两部分，一部分为基本的行波进位加法器，一部分为进位跳跃逻辑。进位跳跃逻辑包含一个n输入与门和一个选择器。其中与门的输入为每一位的传递位，即pi=aixorbi(i=0,1,…,n-1)。与门的结果作为选择器的选择信号用于选择cn-1或c0作为加法器的进位输出。单纯的跳跃进位加法器性能并无提升，只有将多个跳跃进位加法器串联构成更多位数加法器时才能减小总的延迟，这是因为传递信号pi的计算是并行的。因此实际设计时通常组成块结构的跳跃进位加法器，每个块包含部分位的跳跃进位加法器，而且块和块之间的位宽可以不相同。