Verilog模型可以是实际电路不同级别的抽象，因此有多种不同的建模方法。结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用，并使用线网来连接各器件的描述方式。结构化的描述方式反映了一个设计的层次结构。在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。线是器件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或非门等）和时序逻辑器件（如寄存器、锁存器、RAM等）。一个数字系统（硬件）就是多个器件通过一定的连线关系组合在一块的。因此，Verilog HDL的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。